Lenovo AD80582QH056003 Datenblatt Seite 48

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Electrical Specifications
48 Intel® Xeon® Processor 7400 Series Datasheet
Figure 2-20. Voltage Sequence Timing Requirements
Figure 2-21. FERR#/PBE# Valid Delay Timing
BCLK
Vcc
PWRGOOD
RESET#
Td
V
TT
Ta Tb
V
CC_BOOT
Te
V
CCPLL
VID[6:1] / BSEL[2:0]
Ta= T43 (V
CC_BOOT
stable to VID[6:1] / BSEL[2:0] valid)
Tb= T44 (VID[6:1] / BSEL[2:0] valid to Vcc stable)
Tc= T48 (V
TT
stable to VID[6:1] / BSEL[2:0] valid)
Td= T36 (PWRGOOD assertion to RESET# de-assertion)
Te= T41 (V
CC
stable to PWRGOOD assertion)
Tf = T37 (BCLK stable to PWRGOOD assertion)
Tg = T49 (V
CCPLL
stable to PWRGOOD assertion)
Th = T45 Reset Configuration Signals (A[35:3]#, BR[1:0]#, INIT#, SMI#) Setup Time
Ti= T46 Reset Configuration Signals (A[35:3]#, INIT#, SMI#) Hold Time
Tj= T47 Reset Configuration Signals (BR[1:0]#) Hold Time
Th Ti
Tj
Reset Configuration
Signals(A[35:3]#,
INIT#, SMI#)
Reset Configuration
Signals BR[1:0]#
Tc
Tf
Tg
BCLK
STPCLK#
System bus
FERR#/PBE#
SG
Ack
FERR# undefined FERR#
Ta
PBE# undefined
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